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常見有源晶體振蕩器的輸出邏輯具體包含哪些,應(yīng)如何選擇應(yīng)用
常見有源晶體振蕩器的輸出邏輯具體包含哪些,應(yīng)如何選擇應(yīng)用
輸出邏輯是有源晶振特有的性能,這是描述石英晶體振蕩器頻率輸出信號以什么樣方式呈現(xiàn)的參數(shù);從根本上來看的話,振蕩器的輸出邏輯最主要是單端輸出和差分輸出以及正玄波一類,在這每種之下又可再次進(jìn)行劃分;那么這么多的輸出邏輯,我們到底應(yīng)該怎么選擇應(yīng)用呢?
我們常用的輸出邏輯有CMOS,HCMOS,LVCMOS以及差分輸出里面的LVDS輸出和正玄波、削頂正玄波,CMOS,HCMOS,LVCMOS這幾種輸出方式是單端輸出里的,信號波形呈現(xiàn)方波形狀,所以又稱之為方波;而LVDS這種輸出方式是以往是在差分晶振上應(yīng)用的,不過隨著技術(shù)的發(fā)展,如今在SPXO晶振也能夠輸出這樣的差分型號;下面我們就這幾個(gè)常用輸出方式進(jìn)行對比講解.
CMOS,HCMOS和LVCMOS都屬于互補(bǔ)金屬氧化物半導(dǎo)體類別.它們是最適合低頻時(shí)鐘(通常低于250MHz)的方波數(shù)字輸出.這允許在時(shí)鐘輸出和芯片輸入之間直接連接.在大多數(shù)情況下,可以使用低值串聯(lián)電阻器來有效減少信號反饋并保持可靠的信號完整性.還有一些高速和低壓選項(xiàng)可能更適合您的特定需求.這三種輸出邏輯雖然驅(qū)動功率比較大,但是有一個(gè)致命的缺點(diǎn)那就是諧波分量較多,產(chǎn)生的相位噪聲比較大,對晶振頻率信號穩(wěn)定的影響也非常大.
LVDS又稱為低壓差分信號,LVDS類似于LVPECL輸出,但是LVDS的功耗較低,并且電壓擺幅較小.LVDS差分晶振通常用于滿足時(shí)鐘分配或背板收發(fā)器等高速數(shù)據(jù)傳輸需求.為了獲得更高的數(shù)據(jù)速率,通常首選HCSL,CML或LVPECL,但與LVDS相比,其功耗更高.其他好處包括降低了對噪聲的敏感性,并且易于在CMOSIC中實(shí)現(xiàn).LVDS的缺點(diǎn)是與PECL相比,其抖動性能降低,但是正在尋求新技術(shù)以實(shí)現(xiàn)與LVPECL相同水平的抖動性能.
差分輸出提供相位相差180°的雙路輸出信號線,這對信號有諸多好處,比如可以更好的上調(diào)和下調(diào)時(shí)間,再比如具備出色的抖動和相位噪聲性能,并且擁有改進(jìn)過后的共模噪聲抑制,還能夠幫助減少電磁和射頻干擾.
最后就是正玄波和削頂正玄波輸出邏輯了,這種方式是信號輸出的理想狀態(tài),所以它自身所產(chǎn)生的諧波分量非常小,不似差分信號那般是通過兩個(gè)信號正交消除諧波分量那般;但是它有一個(gè)致命的缺點(diǎn)就是驅(qū)動功率非常小.
正弦波-是晶體或振蕩器電路的標(biāo)準(zhǔn)或”自然”信號輸出.它由一個(gè)基本正弦頻率輸出組成.線性正弦波輸出在所有輸出中提供最佳的相位噪聲性能.這些非常適合需要高質(zhì)量輸出信號的應(yīng)用.削波正弦波-正弦波輸出受到控制,因此不會達(dá)到其最大高電平或低電平.這樣,您將創(chuàng)建一個(gè)方波輸出,而不會犧牲任何所需的相位噪聲性能.
由此,可得出一個(gè)結(jié)論,如果需要一個(gè)高質(zhì)量的輸出信號,那就選用正玄波這種輸出方式;如果為了易于使用和方便的話可選用LVDS;想要獲取高頻(150M以上)及達(dá)到低功耗效果的話可選LVDS和CMOS輸出,同時(shí)還能使得晶振產(chǎn)品的抖動性能達(dá)到最佳.
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