科技的進步與發(fā)展使每一個人都受益，現(xiàn)在的產品越來越先進，功能也越來越多，為了滿足產品的需求，一些生產廠家開始使用成本比較高的差分石英晶體振蕩器。7050mm，5032mm和3225mm封裝的差分貼片晶振比較受歡迎，目前因技術受限，難以更小型化，但按照現(xiàn)在的技術進程，也許用不了幾年，差分晶振也可以實現(xiàn)小體積。下面是億金電子提供的晶體振蕩器輸出信號類型，以及終止的方法方案。

CMOS，HCMOS，LVCMOS，正弦波，削波正弦波，TTL，PECL，LVPECL，LVDS，CML......石英晶體振蕩器和頻率控制設備有各種不同的輸出緩沖類型，每種類型都有自己的優(yōu)點和缺點。這個目的應用說明是提供每種類型的一些背景知識，并提供有關終止設備的一些方法的建議有這樣的輸出。

圖1.由許多常見輸出類型跨越的近似電壓范圍

單端輸出系列：

Sinewave和ClippedSinewave正弦波輸出是晶體振蕩器電路的“自然”輸出，通常它們代表最大光譜水平人們可以期待振蕩器的純度。根據(jù)定義，純正弦波僅具有單個或基本頻率-和在理想的情況下，沒有諧波存在。沒有與正弦波輸出相關的“標準”輸出電平其他輸出類型的情況，僅由幅度定義（對于給定頻率）正弦輸入的波形，通常表示為以dBm為單位的輸出功率。正弦波輸出用于驅動50歐姆阻抗負載，PC走線應該也可設計為50歐姆阻抗。大多數(shù)邏輯輸出源是從正弦波或限幅正弦波源得到的降低相位噪聲性能-正弦波輸出是要求低相位噪聲應用的理想選擇。

通過限制正弦波輸出形成截斷的正弦波，以最大和最小程度“平移”波。以這種方式限制正弦波會引入額外的諧波，降低波形的頻譜純度，但可以提供意味著利用不能承受大幅度全擺幅的系統(tǒng)中的快速上升沿和下降沿正弦波。削波的正弦波器件比全數(shù)字邏輯輸出消耗更少的功率，因此在TCXO中很受歡迎設計中，CMOS級的額外功耗會影響IC中的熱梯度。修剪正弦波TCXO晶振用于驅動10pF，10K負載。

需要正確理解信號類型和終端:

印刷電路板跡線的行為類似于可以過濾時鐘信號的傳輸線，可以衰減和扭曲時鐘信號當它沿著跡線的長度移動時。更高頻率的時鐘信號更容易受到衰減，失真和噪聲的影響，然而，以更高的壓擺率來改善抖動時鐘邊沿是首選，這對實現(xiàn)時鐘解決方案帶來了挑戰(zhàn)。

要正確實現(xiàn)高質量時鐘源，應考慮以下因素：

•將時鐘源彼此隔離

•優(yōu)化正確的接地和電源濾波

•對時鐘信號使用短PCB走線

•將要設備的設備盡可能靠近時鐘放置

•確保為您的應用選擇了正確的時鐘輸出類型。

•確保正確端接輸出驅動器并采用阻抗匹配技術。

最后兩點是應用筆記的主題。當跡線不正確時會發(fā)生反射和衰減終止。反射會增加抖動，而衰減會進一步降低時鐘波形和整體性能。保持信號完整性對于實現(xiàn)低相位噪聲有源晶體振蕩器的性能至關重要。

CMOS，HCMOS和LVCMOS：

CMOS是Complementary Metal Oxide Semiconductor的首字母縮寫，這意味著已經(jīng)構建了器件（緩沖器）p溝道和n溝道晶體管的結構。

圖2.終止CMOS驅動器的最常用方法，適用于短走線長度

CMOS晶振信號分布在具有50歐姆阻抗跡線的背板上，進入一個或多個高阻抗接收器。因此，存在阻抗不匹配。有辦法處理這種阻抗匹配，但在此與繼承之間“軌到軌”擺幅限制，CMOS輸出適用于較低頻率的時鐘源（低于200MHz）和較短的走線長度（小于最高諧波頻率波長的1/4）不易受阻抗匹配影響的問題。對于較低頻率和較短跡線，可以使用時鐘輸出和接收器輸入之間的直接連接。但在大多數(shù)情況下，將使用低值，例如20-50歐姆的串聯(lián)電阻，這在減少反射和維持方面非常有效信號完整性。參見圖2.阻抗匹配的其他方法如圖3和圖4所示，但這些方法增加了功率消費。

圖3和4.終止CMOS的替代方法

HCMOS代表高速CMOS，是原始CMOS的高速變體-通常是HCMOS和CMOS可在振蕩器世界中互換。LVCMOS代表低壓CMOS，顧名思義它是低壓級CMOSACMOS代表“高級CMOS”。由于這些首字母縮略詞經(jīng)常互換使用，Vectron晶振建議指定一個振蕩器，使用上升/下降時間，輸出驅動或負載要求和Voh/Vol，而不是定義要求術語CMOS，HCMOS，ACMOS，LVCMOS等。

晶體管到晶體管邏輯（TTL）曾經(jīng)是最常見的I/O標準之一。TTL采用+5V或3.3V電源供電，與CMOS相比，傳輸速度更高，最高可達100MHz。自動力以來它也更受歡迎消耗并沒有隨著輸出頻率的增加而急劇變化。TTL輸出也可以使用方法處理描述了CMOS信號。在1980年代，CMOS器件變得越來越流行，特別是對于大規(guī)模集成因為它們具有低（零）靜態(tài)電流，良好的抗噪性，改善的上升/下降時間和較低的制造成本。CMOS已取代TTL成為低頻時鐘IC的首選。

CMOS和TTL的主要優(yōu)點是低功耗，更高的輸出擺幅和相對低成本的實現(xiàn)在硅中。但是，差分信號用于更高的頻率。

差分邏輯系列：

單端信號傳輸技術易受噪聲影響。這可以通過增加電壓來克服，但是這樣由于電壓擺動，增加了功耗并導致更低的速度。單端傳輸線也趨向于衰減信號;再次，這可以通過增加傳輸電壓來克服。差分晶振緩沖區(qū)克服這些通過為發(fā)送的每個比特發(fā)送一對互補信號（極性相反）的困難。接收器檢測到差異在兩個信號之間以及兩個信號共有的任何噪聲都被拒絕。差分傳輸技術受到影響線路衰減較少，因為它們具有更強的抗噪性，因此非常適合以更高的數(shù)據(jù)速率進行傳輸超過更長的線路長度。

ECL（單端或差分）：

發(fā)射極耦合邏輯（ECL）作為TTL邏輯的替代方案被引入，因為它更適合高速數(shù)據(jù)傳輸。發(fā)射極耦合邏輯電路使用晶體管來控制通過門的電流，從而計算邏輯功能。由于晶體管始終處于有源區(qū)，因此它們可以非?？焖俚馗淖儬顟B(tài)，因此ECL電路可以在非常高的電壓下工作速度。ECL有兩個缺點。首先，ECL需要相對較高的電流才能運行。其次，ECL依賴于否定供電運行。當與基于正供電的設備接口時，這可能會導致問題系統(tǒng)。但參考地面，可以提供噪音優(yōu)勢。

PECL和LVPECL：

LVPECL和PECL都是20世紀60年代首次引入的舊ECL技術的分支。PECL代表PositiveEmitter耦合邏輯，因為它工作在正電壓，如5,3.3V或2.5V。PECL邏輯輸出通常用于高速時鐘分配電路。作為差分傳輸方案，PECL具有高抗噪性和抗干擾能力的優(yōu)點在較長的線路長度上驅動高數(shù)據(jù)速率。PECL的另一個優(yōu)點是由于電壓較大而具有良好的抖動性能搖擺。缺點包括由于需要5V電源而導致功耗大（與單端電源相比）外部直流偏置。

低壓PECL（LVPECL）是指設計用于3.3V或2.5V電源的PECL電路，電源電壓與低壓CMOS器件。LVPECL構成了許多協(xié)議的基礎，包括千兆以太網(wǎng)和光纖通道。該LVPECL電氣規(guī)范類似于LVDS晶振，但工作時具有更大的差分電壓擺幅。LVPECL傾向于一點點由于其ECL起源和更大的擺動，其功率效率低于LVDS，但它也可以在高達10Gbps的頻率下工作因為它的ECL特性。

LVPECL輸出電流通常為15mA，這來自開路發(fā)射極。這需要終止電阻負載產生電壓。LVPECL的目的是使用50歐姆的阻抗跡線和50歐姆的等效負載。這個通常使用圖5實現(xiàn)，另一種方案如圖6所示。為獲得最佳性能，輸出應該如此使用相同的方法同樣終止-未使用的輸出永遠不應懸空。也是差分接收器不同的制造商可以有不同的輸入容差（同時仍然圍繞一個共同的標準）。做一些關于接收器要求的功課也可以幫助優(yōu)化您正在尋找的信號的傳輸終止。

圖5.LVPECL終止的最常見方法

圖6.另一種LVPECL終端方案

CML：

電流模式邏輯（CML）輸出提供與LVPECL類似的性能，但不需要外部偏置，因此CML是一個當需要LVPECL類型輸出但功耗是一個問題時的選項。因此，CML輸出需要交流耦合它們無法提供足夠的電流來偏置其他設備。

LVDS：

LVDS代表低壓差分信號，類似于LVPECL是電流輸出，但輸出電流與LVPECL相比，其功耗為4mA，功耗更低。LVDS壓電水晶振蕩子輸出具有100歐姆的輸出阻抗意味著驅動100歐姆負載或電阻，這導致更小的電壓擺幅通常約為350mV。

與CMOS和TTL相比，LVDS可降低噪聲敏感度，降低EMI輻射。LVDS的缺點是與PECL相比，其抖動性能降低;然而，正在取得進展，將其置于一個公平的競爭環(huán)境中LVPECL。

LVDS用于高速數(shù)據(jù)傳輸應用，特別是背板收發(fā)器或時鐘分配。LVDS運營于數(shù)據(jù)速率高達3.125Gbps。對于更高的數(shù)據(jù)速率，需要諸如HCSL，CML或LVPECL的輸出。實現(xiàn)這些非常高數(shù)據(jù)速率需要非?？焖?，尖銳的速率，通常信號擺幅約為800mV。因為這個HCSL，CML和LVPECL通常需要比LVDS更多的功率。

LVDS通常選擇用于較新的設計，因為它易于在CMOSIC中實現(xiàn)，并且易于使用系統(tǒng)級別。當連接到LVDS輸入時，LVDS輸出無需外部偏置和單個100歐姆端接電阻，見圖7。在100歐姆負載之后，LVDS信號可能需要或可能不需要交流耦合-總是最好理解接收者的輸入結構要求。

圖7.終止LVDS。通常接收器包括片上終端，并且不需要額外的100歐姆電阻器。

HCSL：

高速電流轉向邏輯（HCSL）輸出可在PCIExpress應用和Intel芯片組中找到。HCSL是一種較新的差分輸出標準，類似于LVPECL有源差分晶體振蕩器，其15mA電流源來自開放發(fā)射極或源極。存在如圖8所示，它們需要外部50歐姆電阻接地，沒有端接漏極，HCSL是高阻抗輸出具有快速開關時間，可以有利地使用10至30歐姆串聯(lián)電阻，如圖9所示，以幫助減少過沖/振鈴。HCSL提供最快的開關速度，LVDS和LVPECL之間的功耗和相位噪聲性能與替代技術相當。一如既往，最好的做法是了解接收器輸入結構體。

圖8.單電阻器端接方案

圖9.在某些情況下，使用10-30歐姆串聯(lián)電阻來幫助減少過沖。

效益/權衡：

抖動：

LVPECL可以提供最佳的抖動性能，其次是LVDS，然后是CMOS;但CMOS通?？梢蕴峁└玫南辔辉肼曤m然上升和下降時間更慢，但在某些情況下會導致抖動降低。

功率：

為獲得最佳功耗，請使用CMOS或LVDS。LVPECL速度更快但功耗更大。

速度：

HCSL和LVPECL速度更快但可以消耗更多功率。LVDS比CMOS快。

單端與差分：

差分信號可抵抗單端的共模噪聲技術易受影響，并且EMI問題較少。此外，差分信號具有更好的上升和下降時間。然而，正弦波通常提供最好的相位噪聲，然后是CMOS然后差分。

便于使用：

LVPECL需要外部電阻器用于發(fā)送器和接收器端的端接。LVDS只需要單個接收器上的電阻器。

差分石英晶振的主要輸出方式仍然是LVDS，LV-PECL，HCSL這幾種，市場上常見的是前面兩種，而且頻率范圍一般都比較廣泛，大大滿足不同產品的需求。因為輸出的信號彼此相位是完全相反的，因此差分晶振的穩(wěn)定性比較高，擁有抗干擾和電磁波的功能，可以應用到飛機輪船通訊系統(tǒng)，人造衛(wèi)星，導航定位，雷達系統(tǒng)等產品身上。